Главная Промышленная автоматика.

горитмы практически всех устройств ЦСО (см. рис. 6.1) хорошо приспособлены для распараллеливания, так как обработка сигнала в основном идет по полоскам дальности. ПреимуществохМ прннцнна распараллеливания здесь является то, что используются идентичные процессоры с одинаковым математически.м обеспечением Вхместо различных процессоров, реализующих каждый «свою» операцию (группу операций). Для примера рассмотрим построение параллельного многопроцессорного ФС, который часто несет наибольшую вьгчислительную нагрузку.

Алгоритм синтезирования предполагает независимое (последовательное в случае использования одного процессора) азимутальное сжатие сигналов по полоскам дальности. Очевидным вариантом распараллеливания является использование Nn самостоятельных процессоров, каждый из которых осуществляет ази.му-тальное сжатие одной или гр:у1ппы полосок дальности. На рис. 6.20 представлена структурная схема многопроцессорного параллельного ФС. Каждый элементарный процессор (обозначенный на рис. 6.20 буквами По, П,, Пг, Пд-,,) имеет свое небольшое ОЗУ (или сверхоперативное ЗУ), доступное по каналам прямого доступа для записи со стороны предварительного фильтра и для считывания со стороны потребителя информации, например ЦСИ. Функционирование такого ФС начинается с записи информации из ПФ через демультиплексор DMS в соответствующее данной полоске дальности ОЗУ. Выбор ОЗУ осуществляется демульти-плексором в соответствии с номером полоски дальности, информация о которой содержится в поступающем из ПФ сигнале. Этот сигнал может быть выработан или процессором ПФ, или БЭВМ, управляющей работой ЦСО. По окончании записи информации ОЗУ становится доступным для «своего» элементарного процессора, который начинает реализовывать программу, считы-

ПЗУМК

ПЗУ,

03У2

От Б зам

ОЗУ, программ

1---

По I

3 ЦСИ

Рис. 6.20. Структурная с.хе.ма многопроцессорного параллельного ФС



ваемую из памяти программ (ОЗУ программ). Так как все элементарные процессоры выполняют один и тот же алгоритм сжатия по азимуту (различными являются лишь исходные данные), то ОЗУ программ может быть единым, при этом считывание программ осуществляется всеми элементарными процессорами одновременно. Таким образом синхронизируется работа ФС.

Программа может считываться или одним из элементарных процессоров (называемым ведущим), или специальным процессором По (рис. 6.20, штриховая линия). В первом случае смена программ осуществляется непосредственно от БЭВМ, во втором - через процессор По. Одновременное выполнение всеми процессорами команд программы позволяет снизить аппаратурные затраты при реализации ФС за счет использования единой памяти программ для Лп микропроцессоров, на базе которых изготавливаются элементарные процессоры, а также за счет использования единой памяти микропротраммного управления (в том случае, если в микропроцессорном комплекте эта память выполнена в виде отдельных микросхем). На рис. 6.20 память микропрограммного управления обозначена через ПЗУ МК- По окончании обработки результирующие массивы данных через мультиплексор MS считываются соответствующим потребителем (следующим процессором конвейера), например ЦСИ.

Таким образом, представленное на рис. 6.20 вычислительное устройство представляет со>бой матричный процессор, максимальное быстродействие которого определяется как Qr = Q\N„, где Ql - быстродействие одного процессора. Однако реальное быстродействие, определяемое как Qэф = NonTo (здесь Лоп - общее число операций по азимутальному сжатию; Го - время от момента окончания работы ПФ до окончания считывания из ФС), будет несколько !ниже из-за необходимости обменов массивами данных. Время Го определяется как сумма времени обработки Тр, времени записи Гз из ПФ во все ОЗУ (Гз = ГзпАэАп) и времени Гг считывания (Гг = ГсЛэЛп)• Здесь Гзп и Гс - циклы записи и чтения ОЗУ соответственно, Лэ - число отсчетов сигнала в од-1!0Й полоске дальности. Реальное быстродействие матричного процессора рис. 6.20 определяется из выражения

Опф = Von/Го = .Von/ [.Von/ (Ql.Vn) + ЛиЛэ (Гзп+ Т,)]. (6.10)

Анализ выражения (6.10) показывает, что Qэф зависит от многих параметров. Однако часть их, таких как Лоп, Лг, Лэ, однозначно определяется режимом работы ЦРСА и, как правило, варьировать ими в целях повышения Оэф не удается. В определенных пределах можно увеличить Оэф, снижая Гзп и Гс, например, путем организации параллельной записи и считывания или одновременной записи (считывания) и обработки. В предельном случае (Гзп + Гс)-0 и Qэф = Q\N„. Очевидно, что максимальное число элементарных процессоров равно Nr, тогда каждый процессор будет обрабатывать лишь одну «свою» полоску дальности и

Qэф тах = QlNr.



Определим быстродействие одного процессора Ql, необходимое для реализации синтезирования, например, способом ГА. Пр1!павняем выражения (2.49) и (6.10): л, (0,5 log2 Аг + 1) УпАг/рх = = .V„n/[Ao„/ (QWn) + А,Аз (Гз„ + Гс) ].

С учетом (2.48) Aon = ni (0,5 log2 А2 +1) А. Например, при Аэ== = -V2 получим Уп/рх= 1/[«1 (0,5 log2 А2+ l).A,/(Q,An) + А,Л2(Гза + + Гс)], откуда

= л, (0,5 logs N2 + 1)А,У„/{Ап[р,-А,А2 (Гзп + Т,) V„]}.

(6.11)

Выражение (6.11) определяет требование к элементарному процессору по быстродействию.

Дальнейшее повышение производительности матричного процессора возможно лишь при увеличении Q\, например, путем кон-вейерпой организации вычислений в элементарном процессоре, т. е. путе.м конвейерности на уровне операций или групп операций алгоритма.

Необходимо отметить, что применение конвейерной организации вычислений ведет к определенному усложнению алгоритмов и программ, причем, как правило, с увеличением уровня конвейерности происходит и усложнение, и удорожание математического обеспечения процессора [49]. Из перечисленных выше ППС наибольший уровень конвейерности имеют ОПП, где организовано конвейерное выполнение команд [45], следовательно, они имеют и наиболее сложное математическое обеспечение. В этом отношении матричные процессоры являются более предпочтительными, так как имеют единое и более простое .математическое обеспечение.

Оценим воз.можность реализации выполнения алгоритма сжатия по азимуту с помощью микропроцессорного матричного процессора, например, методо.м ГА. Имея в виду, что операция комплексного умножения состоит из четырех операций умножения вещественных чисел и шести операций сложения и что обычно операции сложения выполняются значительно быстрее, чем умножения, в оценочных расчетах будем полагать, что по длительности операция комплексного умножения эквивалентна четырем операциям умножения вещественных чисел. Тогда, рассматривая приведенный в § 6.2 пример, получаем Ql«800/An тыс. умножений в секунду. При Ал = 32 потребное быстродействие составляет ?t;25 тыс. умножений в секунду. Такое быстродействие не является очень высоким и его могут обеспечить современные микропроцессоры, имеющие аппаратные средства реализации умножения, даже изготовленные по К-МОП-технологии. В последнем случае потребление энергии элементарным процессором составит величину от единиц милливатт в статистическом режиме до сотен милливатт в динамическом режиме, а общее потребление матричным процессором окажется менее десяти ватт.

Использование перспективной элементной базы позволит значительно сократить аппаратурные затраты, повысить быстродей-





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 [71] 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100

0.1569