Главная Промышленная автоматика.

(2.49) и имея в виду, что число полосок по дальности равно Nr, а уУбпф =N2, получаем

\пФ БПФ

2 (0.5 logs iV2+ 1) tn Nrti,

Рх 2 10g2

(6.8)

Например, для получения РЛИ с разрешением 5 м на дальности 20 км при двухканальном ПФ и полосе обзора «2,5 км для = = 64 схема рис. 6.13 должна обеспечивать около 1000 «бабочек» в секунду, что легко реализуется на микросхемах широкого применения. Однако аппаратурные затраты в этом случае достаточно велики.

Другим вариантом реализации ФС с использованием ПЭБ может быть устройство, в котором БПФ выполняется последовательно, например по ступеням (см. [8]). В этом случае в Ns раз уменьшается число используемых ПЭБ, однако во столько же раз возрастает при прочих равных условиях время вычислений. На рис. 6.14 приведен вариант структурной схемы такого устройства. В его состав входят запоминающие устройства для хранения отсчетов входного li{m, pi} (ЗУ1) и выходного Ji{m, pi} (ЗУ2) сигналов; мультиплексор MS; группа регистров хранения входных (RG1), выходных {ДС2) и промежуточных результатов вычислений; Лб ПЭБ; счетчика CTNs, управляющего работой устройства в процессе обработки одной полоски дальности и имеющего коэффициент пересчета Ns; счетчика CTNr, формирующего адрес страницы ЗУ1, и имеющего коэффициент пересчета Nr; дешифратора ДШ и ПЗУ, в котором хранятся комплексные значения поворачивающих множителей IFa-.

Особенностью построения схемы является то, что все запоминающие устройства (ЗУ1, ЗУ2, ПЗУ) имеют страничную организацию. Емкость каждой страницы Абпф - число разря-

Рис. 6.14. Структурная с.хе.ма ФС, реализующая алгоритм ГА с помощью процессорных элементов



дов ячейки памяти) для ЗУ1 и ЗУ2 м N(,Xl бит для ПЗУ. Таким образом, в каждой странице ЗУ1 (ЗУ2) хранятся отсчеты i\{m, р,} {J){m, q}) одной полоски дальности, а общее число страниц равно Nr (число страниц в ПЗУ равно N). Запоминающие устройства построены так, что считывание (запись) осуществляется параллельно из всех ячеек адресуемой страницы. Группы регистров RG1 и RG2 содержат по Абпф регистров каждая, которые попарно подключены к соответствующему ПЭБ, т. е. 1-й и 2-й - к ПЭБ1, 3-й и 4-й -к ПЭБ2 и т. д. В процессе работы схемы в этих регистрах фиксируются результаты вычислений n-w. ступени

{RGl-\n{l), Vvij)) и (n-l-l)-H ступени (RG2~vn+i{i), vn+)(/)) (см, рис. 6.12 и 6.14). Чтобы не загромождать чертеж на рис. 6.14, все соединения условно произведены лищь с одним RG1 и одним fiG2, при этом попарное подсоединение регистров к соответствующим ПЭБ подразумевается.

Функционирует схема рис. 6.14 следующим образом. В исходном состоянии счетчики CTNg и CTNr и регистры RG1 и RG2 обнулены, при этом на выходе дешифратора ДГВ формируется высокий уровень напряжения, который обеспечивает прохождение отсчетов ii{0, Р)}, предварительно записанных в ЗУ1 из ПФ, на входы RGI. Считываются они из ЗУ1 по адресу нулевой страницы памяти, сформированному счетчиком CTNr- По этому же адресу из ПЗУ в соответствующие ПЭБ считываются коэффициенты 11л-бпф- Н вход схемы с частотой /т подаются синхроимпульсы ТИ. Первый синхроимпульс поступает на стробирующий вход RG1, и осуществляется запись отсчетов сигнала li{0,Pi} в регистры. Одновременно синхроимпульс поступает на счетный вход счетчика CTNs и изменяет его выходной код. Высокий уровень напряжения, присутствующий на выходе ДШ, снимается, и мультиплексор переключает вход регистров RG1 с ЗУ1 на RG2. Изменение состояния выхода ДШ подается также на счетный вход счетчика CTNr, который формирует адрес следующей страницы ЗУ!, подготавливая память для считывания сигналов gifl, Pi}. Записанные в RGI отсчеты ){0, р)} попарно подаются в соответствующие ПЭБ, где выполняются операции «бабочка». Так как число ПЭБ равно Лб, то на выходах ПЭБ формируются отсчеты первой ступени вычислений по алгоритму БПФ (v)(0, v, (;)), которые запоминаются в RG2 и через открытый мультиплексор MS подаются на входы RG1. На адресных входах ПЗУ с CTNs подан адрес первой страницы, что приводит к подаче в ПЭБ Wn для следующих этапов вычислений. Следующий импульс ТИ осуществляет перезапись содержимого RG2 в RG1. Таким образом на вход ПЭБ оказались поданными отсчеты первой ступени БПФ и коэффициенты ТТбиф для выполнения второй ступени. На выходах ПЭБ формируются отсчеты V2(0. V2(/) уже второй ступени, которые опять записываются в RG2. С приходом следующих ТИ циклы вычислений повторяются. Так продолжается до тех пор, пока их число не ста-



нет равным Ng, т. е. пока не будет выполнено Ns = \og2Nступеней и в RG2 не окажется записанным результат БПФ нулевой полоски дальности J{m, q}. Этот результат фиксируется по сигналу «запись» с ДШ в ЗУ2 в странице, адрес которой сформирован CTNr и подан на адресный вход памяти. Очередной импульс ТИ вызывает переполнение счетчика CTNs, который устанавливается в нуль. Далее весь процесс вычислений повторяется сначала с той лишь разницей, что из ЗУ! теперь считываются сигналы Pi} от первой полоски дальности. Таким образом через NsXN,. циклов в ЗУ2 оказывается записанным весь выходной сигнал j {рг, q), который после вычисления модуля и отбрасывания части азимутальных полосок, выходящих за пределы ДНА (см. гл. 3), выводится на систему регистрации и отображения.

Очевидно, что в построенном по такому принципу ФС используется в Iog2A5ПФ раз меньше ПЭБ, однако во столько же раз возрастают требования к быстродействию. Для приведенного выше примера они составляют величину около 6000 циклов/с. Нетрудно подсчитать, что общая задержка прохождения сигнала в одном цикле (рис. 6.13, 6.14) имеет величину примерно 1 мкс для микросхем широкого применения. Следовательно, предъявляемое к ФС требование по быстродействию не является жестким и может быть удовлетворено.

Дальнейшим шагом к снижению аппаратурных затрат может быть, например, использование одного ПЭБ для вычисления БПФ. В этом случае ПЭБ должен выполнять (Абф/З) log2A пф циклов. Вариант структурной схемы такого устройства приведен на рис. 6.15. Устройство состоит из четырех блоков ОЗУ (ОЗУ1, ОЗУ2, ОЗУЗ, ОЗУ4), служащих для .хранения исходной информа-

Щ,{т,2р,) pf 0,1,2... «6пф

&

озу}

03У2

азуз J}

ОЗУ, WE

Jlm.Zq.)

J[m,<2<i*t)]

Рис. 6.15. Структурная схема ФС, реализующая алгоритм ГА с помощью одного

процессорного элемента





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 [67] 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100

0.0039