Главная Промышленная автоматика.

о X

MSI RG1

I Начальная B-eiB((fo> фаза сигнала

0031

ПЗЧ1

ПЗУ2

C03Z

СОЗЗ

ПЗУЗ

AcBsAc

ПЗУ4

ПК4-

С О 34

®

Сигнал точке, а

Карреиаия фазы сигнала -*!

Рис. 6.6. Фуикциоиальиая схема блока коррекции фазы

лектора MS1 и MS2, предназначенных для управления очередностью приема перечисленных выше фазовых поправок; два регистра RG1 и RG2 для хранения сомножителей Ас, As, Be и Bs; четыре ПЗУ, в которых хранятся произведения АсВс, AcBs, ЛсВс, AsBs; четыре схемы определения знака произведения С031 - С034, четыре преобразователя кодов (ПК), формирующие дополнительный код при отрицательном знаке произведения; два сумматора SM1 и SM2; логическую схему D1, предназначенную для инверсии знака произведения типа AgBs с целью получения разрядности на выходе сумматора SM1; выходные логические схемы D3-D6, предназначенные для организации вычислительного процесса.

Схема работает в двух режимах: в режиме вычисления общей фазовой поправки и в режиме коррекции фазы сигнала. В режиме вычисления общей поправки в точку «а» схемы подается сигнал с уровнем логического «О». С поступлением тактового импульса ТИ через селектор MS1 в регистр RG1 записывается комплексное число А, соответствующее первой поправке фазы (например, компенсирующей ТН), а через MS2 в RG2 записывается комплексное число В, характеризующее начальную фазу сигнала uo{t) (рис. 6.1) в данном зондировании. На выходе сумматоров появится число С, равное произведению С = А-В. С приходом следующего



ТИ в RG1 записывается число, характеризующее следующую фазовую поправку (например, обеспечивающую гетеродинирование), а в RG2 через открытые схемы D5 и селектор MS2 с выходов сумматоров заносится число С. Следовательно, на выходах сумматоров появится новое комплексное число как результат перемножения уже трех чисел (двух поправок и начальной фазы) и т. д. Вычислительный процесс продолжается до тех пор, пока в RG2 не окажется число, характеризующее общую поправку фазы сигнала. После этого путем подачи в точку «а» потенциала с уровнем логической 1 схема переключается в режим коррекции фазы сигнала я{т, р}.

В регистр RG1 через MS1 из блока изменения временного масштаба с каждым тактом поступает очередной отсчет ,в{т, р}, а па выходах схем D3 и D6 появляется сигнал Ь,к{т, р}, фаза которого скорректирована в соответствии с поправкой, хранящейся в регистре RG2. Схему рис. 6.6 можно значительно упростить, если вместо схемы ПЗУ, ПК и СОЗ, обеспечивающих умножение, применить специальные сверхбыстродействующие множительные микросхемы. По данным некоторых источников [45] в ближайшем будущем можно ожидать появления широкого ассортимента специальных множительных микросхем с быстродействием 20... ... 25 МГц, что значительно упростит реализацию блока фазовой коррекции.

Сигналы с блока коррекции фазы через блок сжатия по дальности (при его наличии) поступают на предварительный фильтр (см. рис. 6.2), в котором исключаются избыточные отсчеты в сигнале с целью снижения требований к быстродействию и объему памяти ФС. На практике реализация обработки сигналов без предварительной фильтрации сигналов представляет значительные трудности, связанные с жесткими требованиями к ФС по быстродействию и объему памяти. Процесс предварительной фильтрации, часто называемый первым этапом обработки, подробно описан в гл. 1. Практически on может быть реализован различными способами. Остановимся для примера на одном из них, достаточно простом и эффективном, называемом способом частичного суммирования при одноканальном ПФ.

Число слагаемых в частичной сумме Al определяется, как показано в гл. 2, из выражения jVi = pxf3/Vn, а число частичных сумм Лг на интервале синтезирования - как N2 = N/Ni. Для каждого из каналов (синусного и косинусного) ПФ представляет собой сумматор с памятью для накапливания частичных сумм в каждой полоске дальности. Быстродействие сумматоров определяется тактовой частотой поступления отсчетов lh{in, р} с блока коррекции фазы, а общий объем памяти ПФ

Mn = 4r,(l+\og,Nr)/p,, (6.5)

где / - разрядность чисел на входе ПФ.

7-39 19,-!



На рис. 6.7,а представлен вариант функциональной схемы одного из каналов ПФ с памятью на сдвигающих регистрах, число которых равно /. Чтобы не загромождать чертеж, на рис. 6.7,а изображен лишь один регистр, относящийся к одному, например нулевому, разряду. Остальные подключаются к другим разрядам сумматора параллельно первому. ПФ содержит сумматор SM, запоминающее устройство RG на jV,. полосок дальности, делитель входной тактовой частоты с коэффициентом деления jV,-, счетчик циклов суммирования СТ2, дешифратор ДШ с инвертором и выходные логические схемы D1 и D2.

ПФ работает в двух режимах: в режиме суммирования сигналов в каждой полоске дальности и режиме выдачи накопленной суммы в следующий блок. В режиме суммирования на выходе дешифратора (в точке «а» схемы рис. 6.7,6) формируется сигнал с уровнем логической 1, при этом вентиль D1 открыт, а D2 закрыт. Пусть в исходном состоянии регистры, делитель и счетчик циклов установлены в нулевое состояние (обнулены). Сигнал с,ск{>п, р} в очередном р-м зондировании поступает с блока коррекции фазы на один нз входов сумматора. Ко второму входу сумматора через D1 подключены выходы сдвигающих регистров. Поскольку регистры предварительно обнулены, то в первом цикле суммирования число, формируемое па выходе сумматора, будет копией входного отсчета 1ск{> Р) Таким образом, за первый такт в первую ячейку регистров запишется сигнал ёок{1, р} из первой полоски дальности. За второй такт он переместится во вторую ячейку регистров, а в первой запишется ск{2, р}, т. е. отсчет, соответствующий второй полоске дальности, и т. д. За Nr тактов в регистрах запишутся сигналы со всех Nr полосок дальности, причем в последней ячейке регистров окажется ск{1, р} (отсчет первой полоски дальности). В следующем (р+1)-м зондировании на входы сумматора SM поступают 1ск{\, р} с вентиля D1 и £ск{1, р+Ц из блока коррекции фазы, и в первую ячейку регистров запишется уже суммарный сигнал [ёск{1, р}+1ск{\, р + + 1}] и т. д. Процесс повторяется до тех пор, пока в счетчике циклов СТ2 не окажется число jVi. Тогда на выходе дешифратора ДШ появится сигнал с уровнем логического «О». Вентиль D1

2 KGNy

Точка ..а"

Суммирование

Чтение

Рис. 6.7. Функциональная схема ПФ с памятью на сдвигающих регистрах





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 [63] 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100

0.0036