Главная Промышленная автоматика.

Рис 17 21 Ячейка полного сумматора, используемая для вь < схем умножителей, выполнен ная на 12 логаческих элементах ИЛИ НЬ на ПТШ с ДШ

(перенос!


Ji n-w <)я с iMd парлле1ьно1о ум1<ожи1Рля разрядностью 5X5 Режим I к niiepaTu[.i ос,1де гвлясся при 1амыкан™ обратной связи Р, на S„ для проверки Bf емрни задержки умножителя



Рис 17 23 Микрофото *»1й»-алс«ч"» <л<, - , , <. ,

графия кристалла параллельного умножителя "ц, л- i-»- > , * *i *, ,* ijb-разрядностью 5X5, вы НВРВМ полненного на 260 логических элементах ИЛИ-НЕ на ПТШ с ДШ Пло щадь кристалла (включая контактные площад ки) составляет 1,125 X Х1,35 мм, потребляемая мощность менее 45 мВт (зависит от напряжения отсечки на тастине) Хо роший уровень выхода годных пластин

ностью 3x3, например под управлением внешнего н Д( локиров! j ннве

сия старшего разряда чрои (Ведения Р5 (ри 17 22> мя тОш едиаобрл f/ыл щий разряд множимою Л 5 (Как доказано Па ри 7 2. t у w о i " ч"/ ода Cj> обратно иа ) При 3 = 111 и 4 = 104 палильный виход> i й с" \ai равен 4, Поэтому в режимь обратной связи при 1 =iOP, лрзлле 1ьний (мчсж.?- и выпоч няет функтщю кольцевого генератора (>- плрмшел» чакрчч в кол! и -tKt* конфигурации так что ьО~1* jti > Лля чазря пюсттю !а ш], у и\ ла

22Гздр,/во-1/(44г jr-p лтя ПУ ра~ря jHotn-11 Я 48 чп ( б v \\ - w ц\ \ jt и /вО"1/(80? ,др) nepBoHa4jflbHbie из ар нил hi \\Ъ \ арча i-ъ.t i о- li „т о /вО~323М1\1, соответствующую f,, Чпс при соедкей мощчо п 5(j гкЬ1/Л~ (2=~0,7"В /потдин=56 мВг для 75 ЛЭ f/„i = 2Р4 Р i i-т >гг. то л • с, i , = 128 10 Дж) Подложки с мсныхя м напряжение отсрчки та-ш мсчыч vi мгщко! и равную Рдотдин "420 мкВт/ЛЭ, при несколько меньшем бисщол ilifdi =75i (/во=246 МГц, f/„i-1,8 В, t/rp - О 9 В и /"„от ! S мЬт; при !р5 tij" !*

Параллельный умножитель разрядностью ьчз ич 260 ЛJ ч к\ i \ орошир bjSxot i ных структур (20 X) при тех же вре1Уени адржк? и jfi амичсглс й ш т> п

Умножитель разрядностью 8X8 на 1008 ЛЭ отл,<чается oi ранч- ptopic л \ кристаллов ПУ разрядностью 3x3 и j Х5 гем что он cjcion че roкo и i ма ри { разрядностью 8X8 (на рис 17 27 показан распь реяньй ари1Н! i. д; ж i лА /60 > ментов Или Hf типа ПТШ с ЦШ), по имен две 8 1.зрядные с *п ф/ьсании < ных операндов данных, а также 16 paJpядиyю 1ему фи» лш и анн! с "ихо произведения [18,19] Такая архитектура vnpoii асi каскадное вчтюче! ж. к тей в менее быстродействующих сис1емах обраблчи на Kptf шсвыл < i с так как умножитель на Ga\s тожет выполнить одно ьтжени! по и л дает произведение предьщущей операции умн i кепия и вызыва,.г ontjiw* , дующего умножителя Входные и выходные схемы фиксатил "ч г , оыТ) / ны (сделаны "прозрачными") с помощью тиний управления оежям* м фикс..! i я

ПУ разрядностью 8x8 используются те же ячейки полною сумматора • i i- j <* рядностью 3 хЗ и 5 Х5 (см рис 17 21) тополоТ1Я бьша отчасти измени > v4eHna лучших характеристик Время задержки эдсмеша ИЛИ HI- a-»Mept н! t -< > к r( Iaлe в режиме кольцевого генератора бипо малым (IOnc) при o6iucfi м ,,.а оога pai >



ния 2 Вт, В наихудшем случае время умножения ПУ разрядностью 8 Х8 составляет 35Гздр, что соответствует времени выполнения операции умножения 5,25 не или 190X X 10* операций умножения в секунду. При меньшей мощности это практически на порядок больше, чем у стандартных кремниевых умножителей. Как уже отмечалось, использование многоуровневых ЛЭ на ПТШ с ДШ уменьшило бы время образования суммы с 3f зд р До 2f зд р и переноса с 2f зд р до If зд р, так что время выполнения операции произведения ПУ разрядностью 8X8 (7 сумм и 7 переносов) уменьшится на 40% (с 35?здр до 2издр). Одно это при том же значении ?здр =150 пс увеличит скорость выполнения операций умножения со 190 до 320 млн. операдай в секунду.

Считается, что прн некотором уменьшении времени задержки ЛЭ и улучшении архитектуры умножителя время умножения величин 8x8 разрядов могло бы достигнуть 2 НС (0,5 млрд. операций умножения в секунду).

Наряду с комбинадаонной БИС ПУ бьша также изготовлена последовательная логическая схема. Как показано в табл. 17.1, успешно проверена работоспособность восьмиразрядного сдвигового регистра на 96 ЛЭ, представляющего собой генератор псевдошумового кода длиной 217 бит, выполненный на восьми D-триггерах, как показано на рис. 17.19. В сдвиговом регистре выход каскада Q присоединяется к входу D последующего каскада и все триггеры тактируются вместе. На кристалле устанавливаются различные режимы работы сдвигового регистра (режимы последовательной загрузки, параллельной предварительной установки, циклический режим работы и т.д.). Кроме того, логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с пятым н восьмым каскадами и выход соединен с входом первого каскада сдвигового регистра, осуществляет функцию генератора псевдослучайного кода. В зависимости от первоначальной установки каскадов с помощью параллельных входов предустановки может быть получен код длиной 217, 31 и 7 бит. Правильная работа генератора самого короткого псевдослучайного кода может быть непосредственно проверена на осциллографе, но для кода длиной 217 бит это практически крайне трудно.

Доказано, что работу быстродействующего генератора псевдослучайного кода легче проверить путем сравнения амплитудной огибающей этого сигнала на анализаторе спектра (Tektronics 7L13;. О-1860 МГц) в полосе, которая предварительно рассчитана с помощью фурье-преобразования псевдослучайного кода с соответствующим расположением спектральной линии в выходном спектре (т. е. 217, 31, 7).

Совсем недавно изготовлен 64-каскадный сдвиговый регистр (на 550 ЛЭ) на таких же D-триггерах. Микрофотография этого кристалла приведена на рис. 17.24. Кристалл разделен на два расположенных слева и справа 32-разрядных последовательных сдвиговых регистра, которые в зависимости от управления могут быть объединены в один 64-разрядный сдвиговый регистр. Каждый из них имеет отводы с 17-го и 32-го разрядов на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, который замыкает связь на вход первого каскада каждой половины сдвигового регистра. Следовательно, кристалл может работать как двойной генератор псевдослучайного кода с длиной комбинации символов 4.292.868.997 бит. Причиной выбора этой конфигурации является контролепригодность, так как было бы практически невозможно проверить правильность очень длинного Кода кроме как непосредственным сравнением с другим генерируемым кодом. (Компаратор, вьшолненный на логических элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, необходим на кристалле для сравнения выходных сигналов правого н левого генераторов псевдослучайных кодов. Если оба генератора предустанавливаются одновременно, то выход компаратора будет давать сигнал о любой ошибке кода в одном из генераторов или о любых скачках фазы внутри кода). В этом случае методы спектрального анализа не могут быть использованы, поскольку на частоте 1 ГГц псевдослучайный код не повторяется быстрее чем через 4,3 с, так что спектральные линии этого СВЧ





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 [137] 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165

0.0039