Главная Промышленная автоматика.

Как отмечено в разд. 17.2, использование трехуровневых ЛЭ обеспечило в сумматоре со сквозным переносом задержку времени переноса 1 -здр и было бы привлекательно для параллельного умножителя. Конечно, во многих случаях желательно исключить ограничение коэффициента объединения по входу для 2- и 3-уровневых ЛЭ (обычно для быстродействуюцдах ИС он равен двум), которое характерно дпя проектирования ЛЭ на ПТШ. При неограниченном объединении диодов на входе логических схем на ПТШ с ДШ может быть получено много полезных функций. В то время как кольцевые генераторы полезны для измерения основных характеристик ЛЭ (быстродействие. Мощность), более точным показателем является функционирование ЛЭ в реальней последовательности или комбинационной логической схеме. Для этих схем обычно необходимо ЛЭ с многочисленными входами и с коэффициентами разветвления по выходу, равными двум и более. Для такого исследования был выбран триггер D-типа как типичный представитель последовательной схемы. Параллельный умножитель, выполненный на сумматорах и полусумматорах, бьш выбран в качестве примера комбинационной логической схемы мультиплексора и демультиплексора данных с синхронизирующими генераторами адреса, расположенными на кристалле, представляющими собой смешанную структуру с последовательным функционированием [б, 7].

Были спроектированы и изготовлены СИС и БИС на ПТШ и ДШ, включая (1980 г.) БИС параллелЕИого умножителя с фиксацией состояния, содержащего 1008 ЛЭ. Все иэмерения быстродействия, необходимые при тестировании схем, бьши проведены зондированием на пластине, хотя многие корпусированные элементы тоже были проверены и часто демонстрировали лучшие результаты. Выходные буферные каскады различных типов (истоковый повторитель, открытый сток и т. д.) расположены на том же кристалле для возбуждения сигнала на выходных емкостных элементах корпуса или линии передачи и, если потребуется, - для предотвращения нагрузки внутренней схемы. Двоичные счетчики со сквозным переносом или делители частоты были реализованы на триггерах D-типа, выполненных на шести элементах ИЛИ-НЕ в качестве стандартного блока. Как показано на рис. 17.19, при соединении входа D (данные) с выходом Q тактовый импульс вызовет переход выходного сигнала в другое логическое состояние только по истечении полного периода тактового импульса (деление на 2, бистабильная схема или D-триггер, соединенный по схеме Т-триггера). Моделирование этой схемы показывает, что ее правильная работа может быть обеспечена до тактовой частоты 1/(4,85?здр), где t - время задержки ЛЭ. Бьш изготовлен трехкаскадный делитель (деление на 8), содержащий 25 логических элементов НЕ-ИЛИ на ПТШ с ДШ и работающий до тактовой частоты 1,9 ГГц. На рис. 17.20Д иллюстрируется низкочастотный режим (/" = 100 МГц) работы с выходными сигналами при делении на 2, 4, 8, а на рис. 17.20 б - режим с выходной частотой делителя 237 МГц при входной тактовой частоте 1,9 ГГц. Это соответствует эквивалентному времени задержки ПО пс и хорошо согласуется с параметрами кольцевого генератора на элементах ИЛИ-НЕ, выполненных на ПТШ и ДШ с Z, 3 = 1 мкм, изготовленных на кристалле с одной пластины. ХШнамическая энергия переключения изменяется в диапазоне 0,25 - 0,45 пДж в зависимости от условий смешения и напряжения отсечки на подложке.

Кроме того, были оценены ИС со степенью интеграции, большей средней (64 ЛЭ), содержащие носемь мультиплексоров входных данных (см. [15, диаграммы логических состояний на рис. 3]). Эти ИС были получены, например, для параллельно-последовательного преобразования или для канала связи с высокой скоростью передачи информации. Был изготовлен и испытан демультиплексор (1 Х8), содержащий 60 ЛЭ. В обеих ИС использовался предварительно установленный трехкаскадный синхронный счетчик [15], формирующий адрес для матрицы логических элементов мультиплексора и де-



Вход

O-s-

Вход

Выход Q

Выхода -о

Рис. 17.19. Схема В-триггера, выполненного на логических элементах ИЛИ-НЕ, которая используется в различных схемах делителей частоты и сдвиговых регистров. В делителях частоты со сквозным переносом D-триггер включается по схеме Т-григ-гера в качестве делителя на 2 при соединении выхода Q с входом D

Тактовая частота 100 МГц

Деление на 2

Целение на 4

Деление па


Деление на 8 при тактовой частоте 1,9 ГГц

Рис. 17.20. Осциллограммы напряжений на участках ИС двоичного делителя частоты на

D-триггерах на ПТШ с ДШ [б, 7]. а - выходные сигналы после деления на 2, 4, 8; низкие частоты при тактовой частоте синусоидального сигнала 100 МГц; б - выходной сигнал делителя частоты иа 8 при

тактовой частоте 1,9 ГГц



мультиплексора. (Счетчик со сквозным переносом не может быть здесь использован, так как выходные сигналы трех каскадов точно не определены в одно и то же время; в синхронном jKe счетчике, где все D-триггеры переключаются одновременно, на всех выходах Q и Q формируется правильный адрес для мультиплексора.) Микрофотография кристалла мультиплексора приведена в работе [7, рис. 10.4)]; размер кристалла, включая контактные площадки для тестирования, составляет 0,77X0,54 мм. Работа мультиплексора и демультиплексора бьша продемонстрирована при тактовых частотах 1,1 ГГц. Мощность рассеяния мультиплексора изменилась от 75 до 375 мВт для подложек с напряжением отсечки [/з„огс=-05 Ви £/з„отс--14 В соответствешю.

Так как реализация умножения часто является узким местом при обработке сигналов и в системах ЭВМ, то весьма привлекательным в качестве комбинационной логической ИС является параллельный умножитель (ПУ). Типичная разрядность быстродействующих ПУ составляет 8X8 или 16x16, больщие разрядности формируются комбинацией указанных. Прямой ПУ разрядностыо AXJV требует для реализации N(N2) полных сумматоров и N полусумматоров. При получении произведения общее время задержки составит (JV -1) времен задержки сумматоров плюс (iV-1) время задержки переноса. Цель нашей программы в области ИС GaAs состояла в создании ПУ 8X8 приблизительно на 1000 ЛЭ (760 ЛЭ умножителей плюс буферные каскады входа-выхода) . В качестве первого этапа на пути к этой цели бьши изготовлены ПУ разрядностью 3X3 на 75 ЛЭ, за которыми последовало создание ПУ разрядностью 5x5 на 260 ЛЭ. Основываясь на этих данных, ПУ с фиксацией состояния на 1008 ЛЭ бьш спроектирован, изготовлен и успешно проверен в 1980 г.

Так как основную часть умножителей составляют ячейки полных сумматоров, то быстродействие этих ячеек определяет время умножения. Логическая схема ячейки полного сумматора, вьшолненного на ЛЭ ИЛИ-НЕ, показана на рис. 17.21. Используя полный набор минтермов для суммы и для переноса, получаем, что время задержки переноса равно 2Гздр и суммы - ЗГддр (где ?здр - задержка распространения ЛЭ ИЛИ-НЕ). Для реализации ячейки полного сумматора необходимо всего 12 ЛЭ (ЛЭ НЕ-ИЛИ и три инвертора). На рис 17.22 показана логическая схема ПУ разрядностью 5 XS. (Обозначение FA принято для ячеек полного сумматора и НА - ддя ячейки полусумматора на пяти ЛЭ.) В этом случае (Л=5) используются 15 полных сумматоров и 5 полусумматоров. Микрофотография умножителя разрядностью 5X5 показана на рис. 17.23.

Алгоритм тестирования кристаллов ПУ на пластине позволяет измерить статические и динамические характеристики. Первоначальные тестовые измерения на полное функционирование включают в себя применение специального входного кода с использованием сигнала типа меандр по одному из входов. Это должно привести к появлению сигнала типа меандр на выходе в фазе или противофазе с входным сигаалом на всех разрядах (т.е. для произведения в случае 3x3 это будет lllXlOS = SSSSSS, где S -сигнал типа меандр). Если наблюдается полное правильное функционирование схемы, то вьшолняется тестирование на малых частотах для всех возможных комбинаций входных операндов с использованием компьютерной системы MACSYM 11 для формирования входных сигналов, измерения и проверки выходных сигналов. Подложки ПУ разрядностью 3 ХЗ на 75 ЛЭ и ПУ разрядностью 5 Х5 на 260 ЛЭ показали хороший уровень выхода функционирующих схем, а функционирующий ПУ разрядностью 8X8 бьш получен на GaAs, выращенном по методу Бриджмена, и на пластинах диаметром 76,2 мм, выращенных по методу Чохральского с использованием обволакивания расплава инертной жидкостью. Проблема измерения скорости умножения на пластине таких быстродействующих ИС связана с добавлением нескольких ЛЭ с улучшенными характеристиками для осуществления обратной связи на кристалле. Для умножителя разряд-





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 [136] 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165

0.004