Главная Промышленная автоматика.

(формирователя верхнего уровня) и ФНУ (обычно составляющим от 3 до 4). Более высокий коэффициент разветвления достигается в результате добавления к логическому элементу, где это необходимо, истокового повторителя или другого буферного каскада. Из-за очень малых размеров диодов и вследствие того, что они, являясь двухполюсными элементами, требуют гораздо меньше пересечений и сквозных соединений, чем ИС на трехполюс-ных элементах типа ПТШ, многовходовые логические элементы ИЛИ-НЕ на ПТШ с ДШ занимают только часть площади кристалла ЛЭ, содержащего только ПТШ. Это приводит к тому, что паразитная емкость стока и другие паразитные емкости многовходовых логических элементов ИЛИ-НЕ на ПТШ с ДШ меньше, а их динамическая характеристика переключения лучше, чем у аналогичных ЛЭ на ПТШ.

В целях повышения эффективности и быстродействия во многих случаях желательно выполнять логические функции с помощью многоуровневых ЛЭ. В ЛЭ на ПТШ использование комбинации последовательных (И-НЕ) или параллельных (ИЛИ-НЕ) конфигураций является общим методом получения двухуровневых логических функций. Например, в ранних работах по GaAs [3] упоминались логические элементы на ПТШ с обеднением И-НЕ и ИЛИ-НЕ (или И-НЕ и проводное И) с объединением до двух элементов И-НЕ (последовательно или с помощью двухзатворного ПТШ) и до двух функций И-НЕ, объединенных на одном стоке, которые имели малое время задержки (ПОпс). Четыре таких двухуровневых ЛЭ были использованы для изготовления быстродействующего (f - l/(2rp)) противофазно-тактируемого каскада делителя частоты на 2 с тактовой частотой до 4,5 ГГц, с эффективным временем задержки ГдШпс при уровне мощности потлин ~ 0 мВт/ЛЭ [3]. Самый быстродеиствуютций делитель частоты противофазным тактированием был вьшолнен на восьми логических элементах ИЛИ-НЕ и показал максимальное быстродействие = 1/(4Гздр). Используя этот метод, мы изготовили более простые D-триггеры с одним тактовым входом на шести логических элементах ИЛИ-НЕ с максимальной тактовой частотой /д = 1,9 ГГц при /д.дд = 2,5 мВт/ЛЭ, что соответствует typ = = 110 пс = 1/(4,85Гздр)) для данной конфигурации [7]. Время задержки элементов ИЛИ-НЕ на ПТШ с ДШ и на буферных ПТШ одинаково (при значительно более низких уровнях мощности). Однако методика построения делителей на логических элементах И-НЕ, ИЛИ-НЕ позволила все же существенно повысить граничные частоты. Фактически такие многоуровневые структуры (до трехуровневых) могут быть действительно реализованы на ПТШ и ДШ [5] с большим числом входов (10 - 20). Причем не существует ограничения числа входов в двухуровневых ЛЭ, как в ЛЭ на буферных ПТШ. Таким образом, при построении ИС на ПТШ с ДШ одновременно используются ЛЭ на ПТШ и на сверхбыстродействующих переключающих диодах.

В ранних работах [2, 4, 6] была использована главным образом логическая функция инвертора, так что был реализован ЛЭ ИЛИ-НЕ с диодным ИЛИ (см. рис. 17.1д). Сдругой стороны, в результате включения такой диодной группы ИЛИ на каждом из входов двухзатворного ПТШ (или последовательно соединенных ПТШ) получается двухуровневый логический



элемент ИЛИ-И-НЕ (см. рис. ПЛб), который является дополнением двухуровневого логического элемента И--НЕ, ИЛИ-НЕ, реализованного на буферных ПТШ, с тем отличием, что число элементов первого уровня в ИС на ПТШ с ДШ не ограничено двумя. В дальнейшем точка стока между двумя этими логическими элементами ИЛИ-И-НЕ на ПТШ с ДШ может быть использована для получения трехуровневой структуры ИЛИ-И-НЕ, проводное И (см. рис. 17.1в), реализуюшей (положительную) логическую функцию:

F = [(А + В + С) (D + Е + G)] + [(Н +1 + J) (K + L+M)] (17.1) что эквивалентно функции

F= [(A+B + C)(D+E + G)][(H + I+J)(K + L+Af)] (17.2)

В то время как целесообразность применения двухуровневого логического элемента ИЛИ-И-НЕ на ПТШ и ДШ (см. рис. 17.16) является очевидной из-за его дополняюшей связи с широко используемой структурой И-НЕ, ИЛИ-НЕ, выгодность использования трехуровневых логических элементов ИЛИ-И-НЕ, проводное И на ПТШ и ДШ (рис. 17.1 в) менее ясна и наилучшим образом может быть показана на примере. Одна из наших основных задач при разработке ИС на GaAs состояла в том, чтобы изготовить и продемонстрировать параллельный умножитель разрядностью 8X8, состоящий приблизительно из 1000 логических элементов ИЛИ-НЕ. Бьши изготовлены два умножителя разрядностью 3X3 и 5X5, содержащие соответственно 75 и 260 логических элементов ИЛИ-НЕ, для проверки сумматора из 12 логических элементов (задержка по выходу переноса 3tp), который бьш выбран для этой разработки до того, как бьш изготовлен параллельный умножитель разрядностью 8X8. Быстродействие умножителя может быть улучшено в результате уменьшения числа ЛЭ, необходимых для выполнения функции сумматора. Даже при использовании логических элементов ИЛИ-НЕ по выходам суммы и переноса может быть достигнуто время задержки 2Гздр, но за счет (запрещенного) увеличения сложности ячейки до 18 ЛЭ. Используя двухуровневые и трехуровневые ЛЭ на ПТШ с ДШ в полном сумматоре [5, рис. 3], можно получить время задержки Гддр по выходу переноса (С или С) и 2Гздр по выходу суммы {S или 5), выполнив его на шести ЛЭ (4 ИЛИ-И-НЕ или 2 ИЛИ-И-НЕ, проводное И). Это уменьшит время задержки параллельного умножения восьмиразрядных величин с 35Гздр, характерного для элемента ИЛИ-НЕ, до 2издр, т.е. на 40%, так как необходимо только около половины ЛЭ, хотя не ожидается, что выход годных увеличится. Мощность будет также существенно уменьшена. Преимущество по быстродействию трехуровневого логического элемента ИЛИ-И-НЕ, проводное И состоит в формировании сигнала Сх сигнала С или C

иэ С с задержкой здр и может быть достигнуто в быстродействующем сумматоре со сквозным переносом без формирования всех четырех отгналов (5, S, Cgjjx> вых) путем замены преобразования сигнала Cix вых "Р" образованием в фазовращательном каскаде. Такой подход [5, рис. 4] был



Рис. 17.2. Микрофотография часта планарной ИС рис. 5.4, ка которой показаны одно-, ДВ5ГХ- и трех5фовневые логические

элементы на ПТШ с ДШ: Слева внизу инвертор (одновходовый логический элемент ИЛИ-НЕ) , выше в центре двухуровневый логический элемент ИЛИ, И-НЕ, а справа внизу трехуровневый вентиль ИЛИ, И-НЕ, проводное И


продемонстрирован на примере кристалла четырехразрядного быстродействующего сумматора со сквозным переносом (см. табл. 17.1). На рис. 17.2 приведена микрофотография сумматора, включающего одно-, двух-и трехуровневые логические элементы на ПТШ с ДШ.

17.3. ТЕХНОЛОГИЯ ПЛАНАРНЫХ ИС НА GaAs

Для реализации быстродействующих маломощных БИС и СБИС на GaAs необходима технология с очень высоким выходом годных структур, с хорошей повторяемостью параметров элементов и возможностью управления ими [7]. В то время как лучшие характеристики GaAs по сравнению с характеристиками Si послужили поводом для развития ИС на GaAs [7, 20], определенные усилия бьши направлены на получение БИС или,что-разум-но бьшо ожидать фактически, на удовлетворение требований БИС, обусловленных ограничениями технологии изготовления.

Попытки создания ИС на GaAs на первом этапе (до 1970 г.) были обречены на полный провал из-за отсутствия технологии получения собственных пленок окиси GaAs (как в Si), из-за отсутствия технологии управляемой диффузии для получения материалов п-типа и низкого в то время качества материала GaAs. Более поздние работы (с 1970 т.) были более обнадеживающими, особенно вследствие развития пригодной для GaAs технологии ионной имплантации [8, 9], что привело к началу развития ИС на GaAs [1, 3]. Однако большая часть этих усилий сводилась к созданию МИС и СИС из-за ограничений, обусловленных распространением на ИС технологии СВЧ ПТ.

С самого начала программы целью фирмы Rockwell было развитие технологии GaAs БИС. Эта цель послужила достаточно основательным поводом для развития планарной технологии на основе маломощных ЛЭ на ПТШ с ДШ [2]. В дальнейшем обсудим технологию, позволяющую реализовать БИС и СБИС. Для удовлетворения требований БИС по высокому выходу годных структур, высокой плотности упаковки и малой мощности были выбраны особые технологические методы и приемы [10, 11]. Распространение современной технологии GaAs на область БИС и СБИС будет зависеть в основном от выхода годных структур, который будет обусловлен свойствами материала GaAs и выбранной технологией. Цель данного рассмотрения





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 [128] 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165

0.0038