Si \ Si

К МОЛ n \ n-MOn,

(кр1мииебыи\ дм on

n-HMon

коротким каналом

B.BT

GaAs ПТ

С p-n-переходом\\ со!агащением,ПГс \/гад, птиТ

1фДж

\10фДж

gaas /7ш x соВедмениемЛ шмы с Вуфер-} ным/ПпАиДж

iaas лвгйТес- кие элементы hii\ npuSopax с пеое-) • носам зарядojl

0J 1

Мощность на погический

10 ТОО

элемент, мВт

Рис. 16.24. Зависимости времени задержки от мощности рассеяния микросхем на

GaAsH Si [32]

менее чем в 3 раза. Большие времена задержки схем на ПТ с непосредственными связями являются результатом использования в качестве нагрузки резистора и отсутствия буферных каскадов. Возможно также, что сопротивление не оптимизировалось для достижения максимального быстродействия, а бьшо выбрано скорее для получения малой мощности рассеяния и приемлемого быстродействия. Поскольку насыщение дрейфовой скорости достигается уже при уровнях необходимых для схем на ПТ с непосредственными связями, нет основания ожидать преимуществ скоростных характеристик схем на буферных ПТШ и ПТШ с ДШ перед характеристиками схем на ПТ с непосредственными связями. Это подтверждается диаграммой, приведенной на рис. 16.24 [32]. Перед тем как закончить обсуждение вопроса о быстродействии, обсудим выбор величин Wn L. Для всех трех типов схем справедливо следующее. Уменьщение ширины затвора переключающего транзистора до величины, меньшей 15 мкм, отрицательно воздействует на быстродействие, так как ток транзистора уменьшается пропорционально W, в то время как емкость узла включает постоянную, не зависящую от щирины, составляющую, которая возникает, кроме всего прочего, вследствие наличия боковой поверхности затвора (см. рис. 16.10).

В отсутствие насыщения дрейфовой скорости ток транзистора возрастает обратно пропорционально уменьщению длины канала, в то время как емкости затвора и канала уменьшаются пропорционально длине канала. Обе зависимости благоприятны для увеличения быстродействия путем уменьщения длины канала. Поскольку существует насыщение дрейфовой скорости, то ток насыщения транзистора не зависит от длины затвора, а некоторые составляющие емкости выходного узла, такие как вертикальная краевая емкость Сд и поперечная краевая С,,, возрастают с уменьшением длины затвора. 372

Тем не менее ожидается увеличение скорости обратно пропорционально дчи-не затвора по крайней мере до величины = 0,3 мкм.

16.5.4. ПЕРСПЕКТИВЫ РАЗВИТИЯ СБИС [32, 42]

При проектировании СБИС и, в частности, ИС со степенью интеграции выше сверхвысокой, очень важными становятся требования малой площади, занимаемой логическим элементом и малой рассеиваемой мощности (табл. 16.3). В то время как размер кристалла может быть увеличен более 0,25 см, только часть площади кристалла (30% по данным [42]) может быть действительно использована для реализации ЛЭ, так что площадь ЛЭ, указанная в табл. 16.3, оказывается реальной. Для современных схем на буферных ПТШ и на ПТШ с ДШ площадь ЛЭ составляет 7000 и 600 мкм соответственно [42]. Поэюму не следует использовать схемы на буферных ПТШ в БИС, а схемы на ПТШ с ДШ-в СБИС. Схемы на ПТШ с ДШ, в частности, удобны для многовходовых элементов типа ИЛИ и ИЛИ-НЕ, так как их входные переключающие буферные ПТШ или ПТ с непосредственными связями заменены од1шм переключающим транзистором, одним транзистором, задающим постоянный ток, и диодами Шотки, определяющими коэффициент объединения по входу, причем площадь диода существенно меньше площади транзистора. В будущем, возможно, усилия будут направлены на уменьшение площадей ЛЭ на буферных ПТШ и ПТШ с ДШ для достижения большей степени интеграции. Однако сейчас остается проблематичным вопрос, будут ли эти усилия иметь смысл с точки зрения уменьщения мощности дчя указанных ранее методов проектирования. (Они будут обсуждены далее.) Логические схемы на ПТ с непосредственными связями, в частности с нагрузкой в виде туннельного диода или двухвходового ограничителя тока, не встречают ограничений по площади ЛЭ при формировании СБИС. До недавнего времени рассматривались ИС, изготовленные с помощью фотолитографии, с длиной затвора 1 мкм. Электронно-лучевая литография элементов с размерами затворов менее 1 мкм может увеличить плотность упаковки элементов практически на порядок. Однако вопросы экономического порядка приводят к параллельному производству ИС с помощью фотолитографии наряду с электронно-лучевой литографией.

При /,ах~5 ГГц и вых~30фФ для удовлетворения ограничений мощности ЛЭ для БИС, приведенных в табл. 16.3, согласно уравнению (16.31) потребуется перепад логических уровней 1,8 В без учета дополнительных потерь мощности в режиме перегрузки и на осуществление сдвига уровня. Для СБИС перепад логических уровней будет ограничен величиной 0,6 В. Этот вывод базируется на аналогичных рассуждениях. Реальная мощность рассеяния ЛЭ в схемах деления на два составила 50 мВт/ЛЭ для схем на буферных ПТШ [24], 2,5 мВт/ЛЭ для схемы на ПТШ с ДШ [42] и 0,2 мВт/ЛЭ для схем на ПТ с непосредственными связями [46]. Таким образом, только делители частоты на ПТ с непосредственными связями удовлетворяют ограничениям по мощности для БИС в табл. 16.3. Из табл. 16.2 следует, что высокая потребляемая мощность исключает использование нормально закрытых ПТ с непосредственными связями [44] для БИС и в режиме перегрузки

для СБИС. Некоторые данные [39, 40], приведенные в табл. 16.2, удовлетворяют требованиям к СБИС по мощности и по времени задержки, составляющем менее 200 пс, что необходимо для тактовых частот 5 ГГц. Однако для того, чтобы применить существующие элементы на ПТ с непосредственными связями в БИС и СБИС при приемлемом выходе годных структур, необходимо улучщить управление уровнем порогового напряжения.

Поскольку нет необходимости в одновременной работе всех логических элементов БИС на максимальной частоте, то можно сказать, что ограничения по мощности могут быть ослаблены. Тем не менее, что касается площади ЛЭ, его рассеиваемой мощности, уровня U, а также простоты схем, технология ИС на ПТ с непосредственными связями способствует переходу от СИС к БИС и далее к СБИС, и, по-видимому, усилия, направленные на использование этой технологии для изготовления БИС и СБИС, будут наиболее плодотворными.

Двухвходовый ограничитель тока [32] будет менее эффективен в качестве каскада сдвига уровня, так как напряжение смещения, приблизительно равное 0,5 В у этих элементов постоянного тока с длиной затвора 1 мкм, составит больщую часть перепада логических уровней. Эти схемы могут быть использованы, если можно изготовить компоненты с размерами около 0,5 мкм. При этом будет достигнуто напряжение отсечки около 0,25 В из-за оптической энергии фононов и разделения верхнего энергетического уровня.

Нагрузка в виде ТД [33] станет привлекательггой при уровнях напряжения питания около 0,5 В в гом случае, если будут разработаны технологические методы изготовления и контроля. Нагрузка в виде ТД будет, в частности, наиболее предпочтительна для БИС памяти.

16.6. СРАВНЕНИЕ БАЗОВЫХ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ НА GaAs и Si ДЛЯ БЫСТРОДЕЙСТВУЮЩИХ СБИС

Основными преимуществами схем на GaAs по сравнению со схемами на Si являются в 5-6 раз большая при комнатной температуре подвижность электронов в GaAs и возможность получения сравнительно высокоомных, так называемых полуизолирующих подложек GaAs. Полуизолирующая подложка обеспечивает изоляцию между компонентами схем с малой паразитной емкостью по сравнению с изоляцией р-и-переходом в кремниевых схемах. Однако технология кремния на сапфире (КНС) также обеспечивает малую емкость изоляции, так что принципиальное преимущество GaAs перед Si для быстродействующих логических элементов (см. рис. 16.23) заключается только в большей подвижггости электронов. Это преимущество по быстродействию (в 5 -6 раз) теряется при насыщении дрейфовой скорости, так как в этом случае она только в 2 раза выше, чем в Si. Однако существует несколько причин, объясняющих, почему подвижность в поле малой напряженности, а не дрейфовая скорость в полях больщой напряженности является решающим фактором для быстродействующих БИС [9, 42], а именно-

1) форма напряжения выходного узла имеет линейный участок при усло-374