Главная Промышленная автоматика.

Таблица 16.3. Площадь и потребляемая мощность логического элемента иа кристалле площадью 0,25 см- при мощности рассеяния кристалла 5 Вт

Степень интеграции

Число логических элементов на кристалле

Площадь логического элемента, мм

Мощность рассеяния логического элемента, мВт

Малая (МИС)

Средняя (СИС)

0,25

Болыная (БИС)

0,025

Сверхбольщая (СБИС)

10"

0,0025

Ультрабольщая (УБИС)

250-10-

0,05

Гигабольщая (ГБИС)

25 10-

0,005

16 5 2 ВЫХОД ГОДНЫХ СТРУКТУР

Если Пренебречь внез<5пными огказами типа закорачивания, то основными причинами отказов будут чрезмерное изменение рабочих напряжений Ljjx и t/gbix- -то изменение является резулыатом недостаточного управления пороговым напряжением. Допуск при измерении входного напряжения определяется запасом помехоустойчивости, Ло1ические схемы на буферных ПТ [4, 34] и ПТШ с ДШ [10] имеют больший запас помехоустойчивости как результат большего перепада логических уровней, который не ограничивается величиной Uiimax- э™х схемах используется второй источник отрицательного напряжения пит.шия U,2 - позволяет сдвинуть по;гожительное напряжение £/gj ,x узла между переключ:1ющим транзистором и нагрузкой на большую величину до отрицательного значения вых " зи пор которое далее прикладывается к татвору переключающего транзистора следу юшего каскада. Сдвиг уровня в схемах на буферных ПТ выполняется на выходе инвертора, в то время как в схемах на ПТШ с ДШ - на входе, где токи меньше, тем самым достигается некоторая экономия мощности. На рис. 16.23 приведена величина сихАш "вых) д-" инвертора на буферных ПТШ, где f4,,v ~S. Величина S выбивается так, чтобы ток насыще-

ВЫЛ иыл у

ния при низком уровне выходного сигнала, приложенного к затвору транзистора, был равен либо нулю, так как этот потенциал ниже порогового напряжения, либо величине, гюказанной на рис, 16,23 дтя Uj но тогда

сиас (зи - Чшх) ~(выху ~ зипор) и этот ток достаточно мал ддя того, чтобы обеспечить большую помехоустойчивость при напряжении низкого уровня. В отличие от схем на буферных ПТШ и ПТШ с ДШ меньший запас помехоустойчивости схем на ПТ с непо-средственн1>1ми связями сутцсственно зависит от разности Ц„пор bIix-При Ципор, равном малой положительной величине, и / ~0 запас помехоустойчивости при напряжении низкою уровня неизбежно мал. Среди различных схем на ПТ с непосредственными связями те, которые построены на ПТ с р-п-переходом, имеют больиглй запас помехоустойчивости, чем те,

~tHnop>0-

(16.34)




-0,3 В

------А5НзХом=Ч/в

--ищ=-1ЛВ и„ = 4В

Рис. 16.23. Характеристики переключающего транзистора и нагрузочная зависимость выходного транзистора для инвертора на буферных ПТШ. На абсциссе отмечен сдвиг уровня S от t/gyxy Д° вых ~ 3 • Штриховая линия -для меньшего запаса помехоустойчивости

0,9В

которые построены на ПГШ, а схемы с нагрузкой в виде ограничителя тока более предпочтительны, чем с нагрузкой в виде резистора с постоянным сопротивлением. Зависимость запаса помехоустойчивости при напряжении низкого уровня от величины t/nop может быть уменьшена путем использования вспомогательных цепей сдвига уровня в логических схемах на нормально закрытых транзисторах [44] (см. подразд. 16.4.4), несмотря на увеличение рассеиваемой мощности и площади. Схемы с нагрузкой в виде ТД обеспечивают максимально большой запас помехоустойчивости (подразд. 16.3.5), но при этом возникает дополнительная проблема управления максимальным током ТД, чго оказывает существенное влияние на процент выхода годных структур.

16.5.3. БЫСТРОДЕЙСТВИЕ

Быстродействие инвертора, т.е переключающего транзистора с нагрузкой, зависит от ВАХ транзисторов и емкости выходного узла. При последующем рассмотрении мы пренебрежем дополнительным ограничением быстродействия вследствие наличия цепей сдвига уровня в схемах с буферными ПТШ и на ПТШ с ДШ. Вклад входной емкости последующего каскада или каскадов в емкость выходного узла в схемах на буферных ПТШ исключен [24] в результате включения буферного транзистора для работы в режиме истокового повторителя. То же самое можно сделать в схемах на ПТ с непосредственными связями, помещая буферный транзистор истокового повторителя между каскадами (см. рис. 16.19а) [36]. Вклад в выходную емкость нагрузки в виде резистора с постоянным сопротивлением или двухвходового ограничителя тока в емкость выходного узла в схемах на ПТ с непосредственными связями меньше, чем вклад транзисторной нагрузки в схемах на буферных ПТШ или на ПТШ с ДШ. Тем не менее двухвходовый ограничитель тока также может быть использован в этих схемах. Таким образом, будем предполагать равенство емкостей выходных узлов во всех рассматриваемых далее схемах трех типов.

Максимальная тактовая частота достигается путем выбора нагрузочной кривой так, чтобы времена и задаваемые уравнением (16.27), были равными. В случае нагрузки постоянного тока, который получается при



использовании нагрузочного транзистора или двухвходового ограничителя тока, максимальная тактовая частота

/тах=/снас/[1.6{Р4х 4ых)<вых (1 + ) 1 (16.35)

имеет место при /„„ас = /снас/(1 "). где V ~ коэффициент, определенный в уравнении (16.28). В отсутствие дрейфовой скорости /рд возрастает пропорционально (t/ зипор) поэтому максимальная тактовая частота увеличивается линейно с ростом перепада логических уровней. Используя величины Л= 100 мкА/(мкм В), Й=10мкм, Сдь,х = 30фФ и г?=1,5, получаем для схем с непосредственными связями Uy = 1,2 В (для ПТ с р-и-переходом) и 0.7 В (для ПТШ), fCix=f3Hnop=0.1B,/,=9ГГц (для ПТ с р-и-переходом) и 5 ГГц (лдя ПТШ) .

Однако эти оценки пренебрегают насыщением дрейфовой скорости, которая станет более существенной при больших перепадах логических уровней в схемах на ПТ с р-и-переходом. Насыщение дрейфовой скорости наиболее определенно проявляется при значительно больших перепадах логических уровней, присущих схемам на ПТШ с ДШ и на буферных ПТШ. Когда насыщение дрейфовой скорости становится преобладающим, ток /gg возрастает пропорционально росту -Сзипор t- Уравнение (16.22)] и максимальная тактовая частота стремится к постоянной величине

f знас Цизипор /1/:а/;л

-Уи "-ВЫХ -вых выx Используя величину АТ-/р = Йб/(2Дэфф) = 5 -10" Ф/см, соответствующую W= 10 мкм и йэфф =0,1 мкм, Cgyx -ЗОфФ, Унас ~2 Ю см/с и 7?= 1,5, получаем /„зх=7ГГц в предположении, что (Ц!, - С4ипор)/(вых - вх) = 1-Тактовая частота 4,5 ГГц была достигнута в схемах при использовании буферных ПТШ [24] для двоичных делителей, синхронизируемых противофазным сигналом с использованием логических элементов И-НЕ/ИЛИ-НЕ, для которых Tjgx ~ (2здр)~- Двоичные делители с противофазным тактированием, построенные на логических элементах ИЛИ-НЕ, для которых /max ~ (здр)" были выполнены на ПТ с непосредственными связями

[46] и обеспечили =0,61 ГГц. При этом рассеиваемая мощность получилась в 100 раз меньше, чем в делителях на основе буферных ПТШ [24]. Значения рассеиваемой мощности и для тактируемого D-триггера,

используемого в режиме делителя частоты и реализованного на ПТШ с ДШ

[42], занимают промежуточное положение между аналогичными значениями схем на буферных ПТШ, на ПТ с непосредственными связями. Коэффициенты 7? схем всех трех типов существенно не отличаются, так что большая часть их характеристик в течение г. расположена вне области насыщения. Это очевидно для схем на ПТ с непосредственными связями, где выполняется соотношение г4ых-синас=Ципор«синас=вых-Ципор. и верно для буферных ПТШ, что видно из рис. 16.23. Как следует из рис. 16.24, время задержки, достигнутое в схемах на буферных ПТШ [24, 34], на ПТШ с ДШ

[10] и на ПТ с непосредственными связями [26] с L = l мкм, отличается





0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 [124] 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165

0.0037